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AB罗克韦尔PLC1771-IBN

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检测个和第二个边沿仅需一个小型状态机。只有在为确定数据延迟tap数而发出的虚读操作过程中，才启用该状态机。在正式工作之前，发送至外部存储器器件的虚读操作命令包含多条背靠背读命令。状态机将控制输入IDELAY电路的信号，即DLYRST、DLYCE和DLYINC。

在这种状态下，比较延迟模块的输出及其上一个值，用于检测信号边沿或转换，同时，延迟模块tap数加1。该状态之后是数个IDLE状态。

在确定了延迟数据所需的tap数后，将启用数据IDELAY电路，并增加到这一数值。按照所需的tap数，使数据IDELAY电路增加相同的时钟周期。

福建石屹科技有限公司是销售工业自动化与信息化产品的公司。电网、电气产品、工业自动化、机器人及运动控制领域的技术。以美国罗克韦尔AB、瑞士ABB，德国西门子，法国施耐德等品牌产品为主。

利用内部FPGA时钟，在输入DDR触发器中采集延迟数据。然后，把这些触发器的输出存储到两个FIFO中；一个代表上升沿数据，另一个代表下降沿数据。这些FIFO是利用LUTRAM实现的，其写使能操作由控制器生成的读使能信号提供，并在数据格式校准的基础上与采集的读取数据对齐。

DDR2SDRAM器件并未随读取数据一同提供读有效或读使能信号。因此，控制器将根据CAS延迟和突发长度，生成这个读使能信号。在开始执行读取操作时，必须令该读使能信号有效，并在选通脉冲的后一个上升沿结束后使其无效。在IDDR触发器的输出端，该读使能信号必须与采集到的读取数据对齐。为了实现读使能对齐，在数据与FPGA时钟对齐后，将已知数据格式写入存储器。然后读回已知数据格式，并在读使能信号与采集到的读取数据对齐之前，利用移位寄存器延迟读使能信号。每字节数据都会生成一个读使能信号。图5为读使能对齐的时序图。

读时序分析

这一部分介绍了利用直接时钟控制技术实现的读时序分析。直接在FPGA时钟域内采集读取数据，因此，用于数据有效窗口分析的存储器参数就是存取时间（TAC）。下面简要介绍了此时序分析中使用的各个参数。

此时序分析中考虑的外部存储器参数有：

TAC-读取数据（DQ）的存取时间（以FPGA传递给存储器的时钟为参照）

TDCD-DCM输出占空比失真

利用FPGA时钟而非存储器时钟/选通脉冲（DQS），来采集读取数据（DQ）；因此，该分析考虑了TAC（以时钟为参照的数据存取时间）。在此分析中，未考虑DQS-DQ存储器参数，如TDQSQ和TQHS，因为TAC比这两个参数更重要。

此时序分析中考虑的FPGA参数有：

TCLOCK_TREE-SKEW-紧密放置在该组中的IOB触发器的全局时钟树歪斜

TPACKAGE_SKEW-特定器件/封装的封装歪斜

TSAMP-Virtex-4源同步数据手册中规定的采样窗口

TIDELAYPAT_JIT-Virtex-4数据手册中规定的每个IDELAYtap的数据格式抖动

此外，计算数据位和相关选通脉冲之间的歪斜也需要考虑PCB布局歪斜。

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编程软件       

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